Dans le cadre de son développement, le service IP Hardware design d’Allegro DVT recherche un.e Ingénieur.e conception numérique.

Les missions sur ce poste consistent à concevoir des blocs RTL (en VHDL ou SystemVerilog) pour nos IPs de compression/décompression vidéo.

Vous travaillerez sur les normes de compressions les plus récentes, telles que HEVC, AV1, VVC…

Vous participerez à la recherche des meilleurs algorithmes de compression, puis à leurs implémentations en langage RTL.

A l’aide d’outil CAO pour cible ASIC, vous chercherez à optimiser ces blocs calculatoires complexes pour obtenir les meilleurs compromis en surface, puissance consommée et performance.

Vous utiliserez des plateformes FPGA pour la validation et le prototypage de ces IPs vidéo.

Diplôme d’Ingénieur.e microélectronique numérique exigé avec une expérience minimum de 2 ans.

• Maîtrise indispensable du langage VHDL et/ou SystemVerilog

• Maîtrise des outils de CAO spécifiques aux ASIC (simulation, synthèse, vérification…).

• Optimisation d’architectures et micro-architectures au niveau HW/RTL

• Connaissances en C/C++

• Niveau d’anglais B2 : nécessité de communiquer avec toute l’équipe

Les plus :

• Connaissance des algorithmes de compression / décodage vidéo tels que H.264, H.265

• Première expérience en conception Front-End pour ASIC dans le domaine du traitement / codage vidéo ou traitement du signal

• Maîtrise des langages de scripts

Qualités personnelles :

• Autonomie

• Rigueur

• Capacité d’innovation

Informations pratiques :

• Type de contrat : CDI

• Poste à pourvoir immédiatement

• Offre accessible aux personnes en situation de handicap

• Lieu de travail : Montbonnot-Saint-Martin, en banlieue grenobloise

• Salaire : à négocier selon expérience

• Chèques déjeuner 9,5 € / jour avec prise en charge de 60% par l’employeur Mutuelle prise en charge à 65% par l’employeur

• Intéressement

Contact :hr@allegrodvt.com