Votre mission sera de développer dans un FPGA un module respectant le protocole ARM AXI4-FULL et faisant l'interface vers un protocole de communication Safran. Vous aurez à implémenter ce module, le simuler et le vérifier sur carte.

Vous êtes en dernière année d'une école d'ingénieur dans un cursus à dominante électronique.
Des bases dans un langage HDL (VHDL / System Verilog) et une capacité à utiliser un langage script tel que shell ou Python sont attendues.
La force de proposition dans les choix techniques sera évaluée.