Ingénieur(e) FPGA

Résumé du poste
CDI
Castelnau-le-Lez
Salaire : Non spécifié
Télétravail occasionnel
Expérience : > 2 ans
Éducation : Bac +5 / Master
Compétences & expertises
Contenu généré
Aptitude à résoudre les problèmes
Matlab
Git

Wheere
Wheere

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Questions et réponses sur l'offre

Le poste

Descriptif du poste

Dans le cadre de sa croissance, Wheere recrute un(e) développeur(se) FPGA, afin de programmer les FPGA au cœur de nos produits.

Rattaché(e) au responsable R&D, vous serez responsable de la programmation du FPGA sur la carte de génération de l’antenne émettrice des signaux Wheere. Le FPGA Virtex Ultrascale sera interfacé avec 2 DAC, 1 ADC et 4 mémoires DDR4. Vous travaillerez en étroite collaboration avec des ingénieurs HW et traitement du signal expérimentés. Vos missions seront

  • Programmation FPGA en Verilog

  • Interface avec les ADC et DAC en JESD GTH/GTY

  • Interface avec les DDR4 en LVDS

  • Génération et mesure des signaux numériques

  • Rétroaction de contrôle sur ces signaux

  • Communication avec les composants extérieurs en SPI, I2C et UART

  • Discussion avec l’ingénieur traitement du signal pour dimensionnement

  • Transcription d’algos Matlab en Verilog

  • Tests unitaires et global du système

  • Participer à l’intégration sur carte/produit,

  • Établir la documentation technique associée

  • Gestion des versions (GIT)


Profil recherché

De formation Bac+5 ou doctorat en électronique, vous disposez de 2 ans d’expérience minimum en tant que développeur(se) Verilog/VHDL avec au moins une implémentation de mémoire DDR3/4 et une implémentation ADC ou DAC en JESD. Vous savez résoudre les problèmes techniques de manière méthodique. Vous souhaitez intégrer une équipe dynamique et participer à l’aventure stimulante de la croissance d’une start-up. Vous maîtrisez :

  • La programmation en Verilog/VHDL

  • Les outils de développement Vivado de AMD/Xilinx

  • Les protocoles de communication usuels (I2C, UART, SPI)

  • Les interface hauts débits parallèle et séries (LVDS, GTH, GTY, JESD)

  • Le traitement du signal (FFT, boucle de rétroaction, étude de stabilité, étude fréquentielle)

  • L’architecture numérique et le flux d’information

  • Un socle en mathématiques appliquées est apprécié (calcul matriciel, descente de gradient, nombres complexes, transformée en z, transformée de Fourier…)

  • Une première expérience de génération de signaux pour de l’électronique RF de puissance est appréciée


Déroulement des entretiens

E1 avec Stéphane, le manager de l’équipe

E2 avec Antoine, notre CTO

E3 et E4 en présentiel dans nos locaux pour rencontrer Camille, la Chief of Staff et Pierre-Arnaud, notre CEO.

Envie d’en savoir plus ?