Votre mission sera de développer une série d'améliorations d'un algorithme de compression d'image déjà existant dans un FPGA. Vous aurez à implémenter ces optimisations, les simuler et les vérifier sur cible.

Vous êtes en dernière année d'une école d'ingénieur dans un cursus à dominante électronique.
Des bases dans un langage HDL (VHDL / System Verilog) et une capacité à utiliser un langage script tel que Matlab ou Python sont attendues.

L'aptitude à comprendre un développement déjà existant et l'adapter, la force de proposition dans les choix techniques seront évaluées.